& logics 4.9
Anda boleh memuat turun dalam masa 5 saat.
Tentang & logics
& logik adalah simulator litar logik dengan editor skim bersepadu dan pelayar gelombang. Pada masa ini tersedia komponen skematik: Transistor: NMOS, PMOS Pintu logik: penimbal, penyongsang, dan, nand, atau, atau, exor, exnor, penampan dan penyongsang tiga negeri Flip flop: D selak, tepi dicetuskan D, JK flip flop, monostable Multiplekser: 2 hingga 1, 4 hingga 1, 8 hingga 1. Demultiplexers: 1 hingga 2, 1 hingga 4, 1 hingga 8 Petunjuk: LED, oscilloscope siasatan Paparan: perpuluhan, heksadecimal Suis: butang togol, butang tolak Pemalar: tinggi dan rendah.
Ciri editor skim: subkircuit tersuai (kotak hitam), menu sensitif konteks, autorouter, 7 langkah buat asal/buat semula, label untuk sambungan jauh, pembesaran automatik pada pemilihan, pengklonan, berputar, dikunci dan tidak berkunci, penjajaran menegak dan mendatar, berpindah ke pusat.
Simulator litar digital berfungsi dengan tiga tahap logik dan tiga nilai impedans. Mereka rendah, tidak ditakrifkan dan tinggi. Wayar secara pilihan boleh memaparkan tahap logik. Pemodelan tahap suis, pemodelan tahap pintu dan pemodelan tahap peranti yang kompleks boleh dicampur dalam litar. Simulator mengesan ralat masa jalankan dan meletakkan mesej ralat pada skema. Ralat yang dikesan ialah: Keadaan litar pintas sementara. Apabila output yang bersambung mempunyai tahap yang berbeza atau tidak ditakrifkan dan mempunyai impedans yang rendah atau tidak ditakrifkan. Pengesanan pancang. Apabila input menerima dorongan lebih pendek daripada nilai yang dikonfigurasikan. Persediaan flip flop, tahan, pemulihan, menyambung semula pelanggaran masa. Flip flop boleh memasuki keadaan boleh metastable dalam kes ini.
Pelayar gelombang adalah oscilloscope digital maya. Ciri-ciri semasa adalah: mula, masa berhenti, tetapan panjang penimbal, peralihan masa dan zum, paparan keadaan yang rendah logik, tinggi, dan tidak terhalang.
Siaran 3.x mengandungi sambungan HDL. Ia adalah mungkin untuk menggambarkan litar di dalam kotak menggunakan subset Verilog yang sangat kecil. Demo gates.s memuatkan modul berikut dari fail simple.v:
modul smpl_circuit (A,B,AND,NAND,OR,NOR,XOR,XNOR,BUF,TIDAK); input A,B; output DAN,NAND,OR,NOR,XOR,XNOR,BUF,TIDAK; dan #10 g0(AND,A,B); nand #10 g1(NAND,A,B); atau #10 g2(OR,A,B); nor #10 g3(NOR,A,B); xor #10 g4 (XOR,A,B); xnor #10 g5 (XNOR,A,B); buf #10 g6 (BUF,A); bukan #10 (TIDAK,A); endmodule
dan fail test1.v:
litar modul (A,B,C,y); input A,B; output y; wayar e; dan #30 g1(e,A,B); atau #30 g2(y,e,C); endmodule
Tiada pengesanan ralat masa jalanan di dalam kotak. Hanya ralat masa menyusun pertama dipaparkan.
Program ini dilengkapi dengan dibina di litar demo. Mereka membantu anda untuk memulakan dengan cepat. Lihat http://www.hexastyle.com/home/andlogics/first-3-steps untuk butiran. Anda boleh mensimulasikan, menganalasi dan mengubah suai operasi dan masa contoh dengan mudah. Dibina dalam contoh: 74160, kaunter segerak 74163 74180 pemeriksa penjana pariti 74181 4 bit ALU 74147, 74148 pengekod keutamaan pemodelan tahap transistor pintu CMOS Lebih banyak contoh contohnya penambang binari, kaunter Johnson boleh dimuat turun dari sini: http://www.hexastyle.com/home/andlogics/download-examples