Projek ini membangunkan pemproses DSP yang dioptimumkan untuk operasi FIR/IIR/DCT. Pengekodan dilakukan dalam VHDL, dan bertujuan untuk disintesis oleh Altera Quartus II.
sejarah versi
- Versi initial diposkan pada 2004-11-24
Beberapa pembaikan dan pengemaskinian - Versi N/A diposkan pada 2004-11-24
Butiran Atur Cara
- Kategori: Pembangunan > Lain
- Penerbit: dsp-gatech.sf.net
- Lesen: Percuma
- Harga: N/A
- Versi: Array
- Platform: windows