Signs - VHDL Hardware Developement 0.6.3

Lesen: Percuma ‎Saiz fail: N/A
‎Penarafan Pengguna: 3.0/5 - ‎1 ‎Undi

Tanda-tanda adalah persekitaran pembangunan untuk reka bentuk perkakasan dalam VHDL dan bahasa perihalan perkakasan lain. Ia menyediakan sintesis dan alat simulasi yang diintegrasikan sepenuhnya dalam plugin Eclipse termasuk senarai bersih grafik dan penonton bentuk gelombang.

sejarah versi

  • Versi 0.6.3 diposkan pada 2007-01-11
    Beberapa pembaikan dan pengemaskinian
  • Versi 0.6.3 diposkan pada 2007-01-11

Butiran Atur Cara