SmGen

Lesen: Percuma ‎Saiz fail: N/A
‎Penarafan Pengguna: 3.0/5 - ‎1 ‎Undi

SmGen adalah penjana mesin negeri terhingga untuk Verilog. Bukan alat kemasukan FSM sekalipun. Input adalah seperti tingkah laku Verilog. SmGen menjana reka bentuk berasaskan FSM sintesis daripadanya. Sempadan jam disediakan secara jelas oleh pereka bentuk.

sejarah versi

  • Versi files diposkan pada 2010-06-11
    Beberapa pembaikan dan pengemaskinian
  • Versi N/A diposkan pada 2010-06-11

Butiran Atur Cara